設計・検証の手引きと早見表

コードを書き始めるとき、警告で止まったとき、レビュー前に使える手引きだよ。note教材の特典に分かれていた内容を、教科書と実習へつながる形でまとめたよ。

• note記事のテーマから探す
• 記述を選ぶ
• Warningとエラーを調べる
• 20のコード確認ポイント
• SystemVerilogを読む
• 次の学び方

1. assign / alwaysを選ぶ

まず「状態を持つか」「いつ更新するか」を決めるよ。クロックで状態を更新するなら always @(posedge clk)、現在の入力だけで決まる組合せなら assign または always @* を選ぶ。短い式にはassign、複数の条件や出力を整理したいときにはalwaysが読みやすいことが多いんだ。

条件が2個以上ならassign禁止、という言語規則はないよ。三項演算の入れ子も合法。読者が優先順位を追えるか、全経路で出力が決まるかを基準に、チームの規約に合わせよう。

エディタのスニペットは入力補助だよ。リセット値や信号名の空欄を埋めたら、必ずコンパイルと試験を行おう。動作するテンプレート を小さく変更して始める方法もあるよ。

2. Warningを理由付きで処理する

最初のエラーのファイル・行・信号名を読み、その行の少し前も調べる。文法エラーはセミコロン、begin/end、括弧、モジュール境界の欠落が原因のこともあるよ。後続のエラーは最初の不備から連鎖しているかもしれないんだ。

次の文言は診断の種類を示す例。特定ツールで実測したログではなく、番号や重要度は製品・版・設定によって異なるよ。

警告を一律に消すための抑制設定を先に入れないでね。原因、仕様への影響、修正または許容する理由を残すよ。判断に迷ったら、ツール名・版・正確な診断番号と文言で公式ドキュメントを探そう。ログ、Timing Report、SDC/XDC、ピン定義を一緒に読むと切り分けやすいんだ。

3. 20のコード確認ポイント

切り分けの練習： FSMが動かないなら、リセット→クロック→入力イベント→state→next_stateを追おう。出力が更新されないなら、enable・代入経路・接続・幅を順に見る。RTLだけ通って実機で不安定なら、タイミング制約、CDC、リセット解除、ピンとボード条件を確認する。ただし症状だけで原因を断定せず、各段の観測結果を残してね。

CIにコンパイル、自己判定TB、必要なLintを組み込むと、同じ不具合の再発に気づきやすくなるよ。Warningを失敗にする規約と、理由付きで許容する診断を分けよう。単なる文字列検索は点検の入口にはなるけれど、RTLの構造解析やCDC検証の代わりにはならないんだ。

4. SystemVerilog対応表

logic [7:0] data_q;
always_ff @(posedge clk or negedge rst_n)
    if (!rst_n) data_q <= '0;
    else        data_q <= data_d;

これは負論理非同期リセット付きの8ビットFFだよ。logic と書いても自動で回路が安全になるわけではなく、駆動元と更新条件の設計は必要。always_comb でも全経路に代入しよう。診断の厳しさはツールで異なるんだ。

always_comb begin
    case (sel)
        2'd0: out = a;
        2'd1: out = b;
        2'd2: out = c;
        default: out = '0;
    endcase
end

bus_if.data は宣言を調べて、interfaceの信号、構造体のメンバー、階層参照のどれかを確認しよう。ドットがあるだけでinterfaceと決めつけないでね。モジュール接続の .clk(clk) はポート名を指定する構文だよ。

input logic / output logic の宣言では方向と幅に加え、ネットか変数かの規則、どこから駆動するかも読む。クラス・ランダム制約はRTL設計の代わりではなく検証を組み立てる機能だよ。ランダム試験にも期待値、カバレッジ、再現用シードが必要なんだ。

5. 次の学習を選ぶ

最初は AND → カウンタとTB → 電子錠 の順に、ひとつずつ自分で実行しよう。その後、使うデバイスの公式資料を読み、ボードのクロックとI/O条件を確認して実機へ進むよ。

非同期FIFOのグレイコードは、ポインタ転送時の変化を扱いやすくする仕組みだよ。グレイコードだけでCDCが完成するわけではなく、同期化、full/empty判定、リセット、配線の制約まで学ぼう。通信やAXIも、信号名を覚えるだけでなく「いつ受理されたか」を仕様に沿って検証してね。

資料を調べる入口

• Icarus Verilogのコマンドと使い方
• AMD Vivado Synthesis User Guide（UG901）
• Intel FPGAの設計推奨事項

対象の製品・バージョンの資料へ切り替えて確認してね。このサイトの実行確認は各実習に記した環境と範囲を示していて、すべてのツールや実機での動作を保証するものではないよ。