ゲート回路とセレクタを書く

`timescale 1ns/1ps
`default_nettype none
// The same 4-to-1 selector written four ways, matching the styles on the
// C1 page. All four must behave identically for every input combination.
module sel4to1_styles (
    input  wire       d0,
    input  wire       d1,
    input  wire       d2,
    input  wire       d3,
    input  wire [1:0] sel,
    output reg        y_if,
    output reg        y_case,
    output wire       y_assign,
    output wire       y_ternary
);
    // style 1: if chain
    always @* begin
        if (sel == 2'd0)      y_if = d0;
        else if (sel == 2'd1) y_if = d1;
        else if (sel == 2'd2) y_if = d2;
        else                  y_if = d3;
    end

    // style 2: case
    always @* begin
        case (sel)
            2'd0: y_case = d0;
            2'd1: y_case = d1;
            2'd2: y_case = d2;
            default: y_case = d3;
        endcase
    end

    // style 3: bit select on a packed vector
    wire [3:0] bus = {d3, d2, d1, d0};
    assign y_assign = bus[sel];

    // style 4: nested conditional operator
    assign y_ternary = (sel == 2'd0) ? d0 :
                       (sel == 2'd1) ? d1 :
                       (sel == 2'd2) ? d2 : d3;
endmodule
`default_nettype wire

`timescale 1ns/1ps
`default_nettype none
// 16 data combinations x 4 select values = 64 patterns, four styles each.
// Then the inputs that are not selected are driven to x on purpose.
module tb_sel4to1_styles;
    reg [3:0] d;
    reg [1:0] sel;
    wire y_if, y_case, y_assign, y_ternary;
    reg expected;
    integer checks = 0;
    integer i, s;

    sel4to1_styles dut(.d0(d[0]), .d1(d[1]), .d2(d[2]), .d3(d[3]), .sel(sel),
                       .y_if(y_if), .y_case(y_case),
                       .y_assign(y_assign), .y_ternary(y_ternary));

    task check;
        input actual;
        input want;
        input [8*10-1:0] style;
        begin
            checks = checks + 1;
            if (actual !== want)
                $fatal(1, "FAIL: check=%0d %0s d=%b sel=%0d actual=%b expected=%b",
                       checks, style, d, sel, actual, want);
        end
    endtask

    task check_all;
        begin
            check(y_if, expected, "if");
            check(y_case, expected, "case");
            check(y_assign, expected, "assign");
            check(y_ternary, expected, "ternary");
        end
    endtask

    initial begin
        $dumpfile("sel4to1_styles.vcd");
        $dumpvars(0, tb_sel4to1_styles);

        for (i = 0; i < 16; i = i + 1) begin
            for (s = 0; s < 4; s = s + 1) begin
                d = i[3:0];
                sel = s[1:0];
                #1;
                expected = d[sel];
                check_all;
                #1;
            end
        end

        // Only the selected input is known. The others are left unknown.
        d = 4'bxxx1; sel = 2'd0; #1; expected = 1'b1; check_all;
        d = 4'bxx0x; sel = 2'd1; #1; expected = 1'b0; check_all;
        d = 4'bx1xx; sel = 2'd2; #1; expected = 1'b1; check_all;
        d = 4'b0xxx; sel = 2'd3; #1; expected = 1'b0; check_all;
        $display("  sel=3, d=0xxx -> y_if=%b y_case=%b y_assign=%b y_ternary=%b",
                 y_if, y_case, y_assign, y_ternary);

        $display("PASS: selector styles (%0d checks)", checks);
        $finish;
    end

    initial begin
        #5000;
        $fatal(1, "FAIL: testbench timeout");
    end
endmodule
`default_nettype wire

2'd0〜2'd2 のどれにも一致せず、default があればその代入が実行されます。同じサンプルで sel を 2'bxx にして実行すると、こうなりました（2026年10月27日 Icarus Verilog 13.0）。

sel=xx   d=0101 -> if=0 case=0 assign=x ternary=x
sel=xx   d=1010 -> if=1 case=1 assign=x ternary=x

if連鎖とcaseは、最後の else と default が d3 を代入しているので、d3 の値がそのまま出ます。ビット選択と条件演算子は x になります。つまり sel が確定していないときは、4つの書き方は同じになりません。上の64パターンで一致したのは、sel が0〜3に確定している範囲の話なんだ。なお、このページの5章のcase記述は default に 1'bx を置いていて、この実習の d3 とは別の選び方だよ。どちらにするかも仕様で決めることになる。選択信号をリセットで確定させておくことと、既定の分岐に何を置くかを決めておくこと、両方が効いてくるよ。不定値の扱いは検証実験4の実習で確かめられます。