Verilog基本文法（前編）

1. モジュール構造

ここからが文法の本番！「モジュール」は回路の部品みたいなものだよ🐾
まずはこのモジュールの書き方と、線の種類（wireとreg）をしっかり押さえよう！

回路を記述する基本構造がモジュールです。モジュールは予約語の module と endmodule で囲まれ、回路表現からシミュレーション用の入力まですべてがこの中で記述されます。

module モジュール名 (ポートリスト);
    // ポート宣言
    // ネット宣言 / レジスタ宣言
    // パラメータ宣言
    // 回路記述（assign文、function、always文、別モジュール接続など）
endmodule

2. ポート宣言

モジュールの入力・出力の方向とビット幅を定義するのがポート宣言です。ポートの方向はモジュールを基準とします。

記述例：BUFMEMモジュール

メモリ回路を想定したBUFMEMの例です。

module BUFMEM (WR, EMP, DATA);
    input        WR;    // 書き込み信号（1ビット入力）
    output       EMP;   // メモリ状態信号（1ビット出力）
    inout [15:0] DATA;  // データ信号（16ビット入出力）
endmodule

3. ネット型とレジスタ型

記述の中で用いられる信号はすべて型を宣言する必要があります。回路記述ではネット型とレジスタ型の2種類を使います。

4. ポート信号の型

モジュールと外部を接続するポート信号にも型があります。

接続例

// ブロック間接続はネット型
wire DBUS;        // DOUTとDINを接続する信号（レジスタ型は使用不可）

// 順序回路出力の例
output DOUT;
reg    FF1;
assign DOUT = FF1;  // assign文でレジスタFF1をポートDOUTに接続

// ポートと同名のレジスタ宣言も可
output DOUT;
reg    DOUT;        // ポート名と同名のregも使用可能

5. パラメータ宣言

パラメータ宣言は定数の宣言です。記述で使う数値に意味のある名前をつけられます。

parameter パラメータ名 = 定数式;
parameter パラメータ名1 = 定数式1, パラメータ名2 = 定数式2;  // 複数宣言可

使用例

6. 複数ビット信号の宣言

複数ビット信号の宣言は大括弧 [MSB:LSB] を使います。

wire  [7:0]  dbs;        // 8ビットネット信号（MSB=bit7, LSB=bit0）
reg   [15:0] addr;       // 16ビットレジスタ信号
reg   [15:0] mem [0:31]; // 16ビット×32ワードの2次元レジスタ配列（メモリ）

// ビット選択
wire msb = dbs[7];       // 1ビット選択
wire [3:0] Hi_Digit = addr[15:12]; // 範囲選択（15〜12の4ビット）

// レジスタ配列の参照（ビット単位不可・レジスタ単位）
M15 = mem[15];           // 15番地の16ビットを一度に参照

7. assign文（継続的代入文）

信号の接続を表現するのがassign文です。assignではじまり、接続先への代入文の形で記述します。コンマで区切れば複数の代入を一つのassign文で記述できます。

// 基本形
assign 信号名 = 式;
assign 信号A = 式1, 信号B = 式2;  // 複数まとめて記述可

// 記述例
assign NAND_out = ~(A & B);              // 2入力NAND
assign SEL_out  = SEL ? D0 : D1;        // セレクタ
assign {Cout, Sum} = A + B + Cin;       // 桁上がり回路
assign result = a + b;                  // 加算回路
assign DATA = OE ? dout : 8'bz;        // 双方向出力（ハイインピーダンス）

// wire宣言とassign文をまとめて1行で記述
wire [7:0] dout = din + 8'h01;         // 宣言と代入を1行で

8. function（関数）

functionはその名の通り関数です。入力を与え値を返す仕組みです。定義部と呼び出し部から構成されます。

// 定義部：8ビット加算回路
function [7:0] sum;          // 戻り値ビット幅とfunction名
    input [7:0] a;           // 仮引数（function内だけで有効）
    input [7:0] b;
    sum = a + b;             // function名への代入が戻り値
endfunction

// 呼び出し部（式として扱われる）
wire [7:0] result = sum(in0, in1);  // 実引数を指定して呼び出し

9. always文

always文は繰り返しを記述する構文です。組み合わせ回路・順序回路・クロック生成など幅広い用途に使えます。

// 組み合わせ回路（センシティビティリストにすべての入力を列挙）
always @(a or b) begin
    sum = a + b;  // sumはreg宣言が必要
end

// 順序回路（クロック立ち上がりエッジ）
always @(posedge CLK) begin
    Q <= D;
end

10. if文・case文

条件分岐は if文（2方向）と case文（多方向）で表現します。function や always の中にのみ記述可能（モジュール直下には記述不可）。

if文

if (条件式) begin
    // 条件が真のとき実行
end else begin
    // 条件が偽のとき実行（elseは省略可）
end

// 例：セレクタ回路
function SOUT;
    input SEL, D0, D1;
    if (SEL) SOUT = D0;
    else     SOUT = D1;
endfunction

case文

case (分岐対象の式)
    比較値1: 処理1;
    比較値2: 処理2;
    default: デフォルト処理;  // 一致する項目がない場合
endcase

// 例：2入力セレクタ
function SOUT;
    input [1:0] SEL;
    input D0, D1;
    case (SEL)
        2'b00: SOUT = D0;
        2'b01: SOUT = D1;
        default: SOUT = 1'bx;  // 不定値・ハイインピーダンス時
    endcase
endfunction

11. begin〜end（順次処理ブロック）

begin〜endでいくつかの文をくくると一つの文として扱うことができます。これを順次処理ブロックと呼びます。

always @(posedge CLK) begin
    a_reg <= a;   // 2つの文をbegin~endで囲って1つの文として扱う
    b_reg <= b;
end

// ❌ 危険な記述（elseはb判別に対応している）
if (a)
    if (b) X = 1;
else X = 0;  // このelseはa判別ではなくb判別に対応！

// ✅ 安全な記述（begin~endで明示）
if (a) begin
    if (b) X = 1;
end else begin
    X = 0;    // elseが確実にa判別に対応する
end

12. wire省略とwire/regの使い分け

ネット宣言を省略できる場合

wireとregの使い分け（接続時の注意）

// ❌ エラー：下位モジュールの出力にレジスタ信号を直接接続
reg FF2;
SUBBLK u1 (.DOUT(FF2));  // DOUTはモジュール出力→レジスタ接続でエラー

// ✅ 正しい：wireで受けてからレジスタに取り込む
wire dout_wire;
SUBBLK u1 (.DOUT(dout_wire));
always @(posedge CLK) FF2 <= dout_wire;

この『wireとregの衝突エラー』は初心者が一番よくやるミスなんだ🐾
「出力を直接regにつなぐとショートする！」って覚えておいてね！