スクリプトで論理合成を自動化する

report_area 実行例

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レポート : area
回路     : elelock
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ポート数：       13
ネット数：       79
セル数：         50
セル種類：       12

組み合わせ回路：        60
非組み合わせ回路：     186

合計：           246

report_timing 実行例

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レポート : timing
回路     : elelock
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ライブラリ: hd350s
配線遅延モデル: hd350s_05k
コンディション: MAX567
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クロック ck (rise edge)             0.00      0.00
key_reg[0][1]/D                              36.69
データ到着時刻                                 36.69

クロック ck (rise edge)            50.00     50.00
クロックスキュー                    -1.00     49.00
ライブラリのセットアップタイム      -1.60     47.40
データ到着要求時刻                             47.40
-----------------------------------------------------------
データ到着要求時刻                             47.40
データ到着時刻                                -36.69
-----------------------------------------------------------
タイミング余裕                                 10.71

read -format verilog bcd60.v
set_operating_conditions MAX567 -library hd350s
set_wire_load_model -name hd350s_05k -library hd350s
create_clock -p 30 -w { 0 15 } CLK
set_clock_uncertainty 3 CLK
set_fix_hold CLK
set_input_delay  5 -clock CLK all_inputs()
set_output_delay 10 -clock CLK all_outputs()
set_load 3 * load_of(hd350s/IV/A) all_outputs()
set_driving_cell -cell IV -pin Z all_inputs()
set_drive 0 CLK
set_dont_touch_network CLK
set_structure
compile
report_area > rpt/bcd60.rpt
report_timing >> rpt/bcd60.rpt
write -format verilog -output gate/bcd60.v
quit

module SHIFT2(CLK,SI,SO);
input  CLK,SI;
output SO;
reg    [1:0] Q;

assign SO = Q[1];

always @(posedge CLK) begin
  Q <= { Q[0],SI };
end

endmodule

• □ read -format verilog shift2.v
•    set_operating_conditions MAX567 -library hd350s
•    set_wire_load_model -name hd350s_05k -library hd350s
• □ create_clock -p 50 -w { 0 25 } CLK
• ☑ set_clock_uncertainty 10 CLK
•    set_fix_hold CLK
• □ set_input_delay 2 -clock CLK all_inputs()
• □ set_output_delay 3 -clock CLK all_outputs()
• □ set_load 3 * load_of(hd350s/IV/A) all_outputs()
• □ set_driving_cell -cell IV -pin Z all_inputs()
•    set_drive 0 CLK
•    set_dont_touch_network CLK
•    set_structure
•    compile