カウンタとシフトレジスタを書く

1. N進カウンタの記述

「カウンタ」や「シフトレジスタ」は、クロックごとに値が変わるから、頭の中で動きをイメージするのが少し難しいかも🐾
でも、デジタル回路のあちこちで使われる超重要パーツだから、ここでマスターしちゃおう！

6進カウンタを例にN進カウンタの記述について説明します。

ステップ1：出力Qのビット数を決める

出力Qのビット数は以下の条件式を満たす最小のkの値になります：

ステップ2：N進カウンタのVerilog記述

6進カウンタの場合は0から5までカウント後、再び0にするための記述が必要になります。

module COUNT6 ( CK, Q, RB );
input  CK, RB;
output [2:0] Q;
reg    [2:0] Q;

always @( posedge CK or negedge RB )
begin
    if ( RB == 1'b0 )
        Q <= 3'b000;
    else if ( Q == 3'd5 )      // N-1(=5)に達したら0に戻す
        Q <= 3'b000;
    else
        Q <= Q + 3'b001;
end
endmodule

2. 2のN乗カウンタの記述

2のN乗カウンタの場合は記述が異なります。2の3乗である8進カウンタを例に説明します。

module COUNT8 ( CK, Q, RB );
input  CK, RB;
output [2:0] Q;
reg    [2:0] Q;

always @( posedge CK or negedge RB )
begin
    if ( RB == 1'b0 )
        Q <= 3'b000;
    else
        Q <= Q + 3'b001;   // 7+1=8 → 最上位ビット欠落 → 0に戻る
end
endmodule

3. アップダウンカウンタの記述

入力UPの値によりカウントアップ・カウントダウンの両方に対応した回路です。

module UPDOWN8 ( CK, UP, Q, RB );
input  CK, UP, RB;
output [2:0] Q;
reg    [2:0] Q;

always @( posedge CK or negedge RB )
begin
    if ( RB == 1'b0 )
        Q <= 3'b000;
    else if ( UP == 1'b1 )
        Q <= Q + 3'b001;
    else
        Q <= Q - 3'b001;
end
endmodule

4. GRAYコードカウンタの記述

「グレイコード」って聞いたことある？🐾
普通のカウントと違って、1回に1ビットしか変化しないから、通信やセンサのノイズ対策（グリッチ防止）にすごく役立つ書き方なんだ！

GRAYコードカウンタは、クロックの立ち上がりごとに1ビットだけ変化するカウンタです。記述はfunctionとalways文で構成されます。

module GRAY_COUNT ( CLK, Q, RB );
input  CLK, RB;
output [2:0] Q;
reg    [2:0] Q;

// function GRAY: 現在のカウント値(IN)から次のカウント値を返す
function [2:0] GRAY;
input [2:0] IN;
begin
    case ( IN )
        3'b000: GRAY = 3'b001;   // 0 → 1
        3'b001: GRAY = 3'b011;   // 1 → 3
        3'b011: GRAY = 3'b010;   // 3 → 2
        3'b010: GRAY = 3'b110;   // 2 → 6
        3'b110: GRAY = 3'b111;   // 6 → 7
        3'b111: GRAY = 3'b101;   // 7 → 5
        3'b101: GRAY = 3'b100;   // 5 → 4
        3'b100: GRAY = 3'b000;   // 4 → 0
        default: GRAY = 3'b000;
    endcase
end
endfunction

always @( posedge CLK or negedge RB )
begin
    if ( RB == 1'b0 )
        Q <= 3'b000;
    else
        Q <= GRAY( Q );   // 現在のQを引数に渡し、次の値を取得
end
endmodule

5. 分周回路の記述

分周回路はTフリップフロップを従属接続し、TフリップフロップのQの反転（~Q）を次のT-FFのクロックに入力します。

module DIVIDER3 ( CLK, Q, RB );
input  CLK, RB;
output [2:0] Q;
reg    [2:0] Q;

// assign文でビット選択を1ビット信号に変換（論理合成対応）
wire Q0, Q1;
assign Q0 = Q[0];
assign Q1 = Q[1];

// 各T-FFは共通のCLKではないため、3つのalways文で記述
always @( negedge CLK or negedge RB )
begin
    if ( RB == 1'b0 ) Q[0] <= 1'b0;
    else              Q[0] <= ~Q[0];
end

always @( negedge Q0 or negedge RB )
begin
    if ( RB == 1'b0 ) Q[1] <= 1'b0;
    else              Q[1] <= ~Q[1];
end

always @( negedge Q1 or negedge RB )
begin
    if ( RB == 1'b0 ) Q[2] <= 1'b0;
    else              Q[2] <= ~Q[2];
end
endmodule

🐾 もふねこの現場メモ：
カウンタでつまずきやすいのは「起動した直後の値」だよ。初期化していない reg は、実機だけでなくシミュレーションでも x から始まるんだ（Icarus Verilog 13.0 で reg [3:0] を読むと xxxx、1を足しても xxxx のまま）。だからカウンタには、起動時に既知の値へそろえる手当てが要るよ。
ここで分けて覚えてほしいのが、15の次が0に戻るのはリセットの仕事ではないということ。4ビットで受けていれば桁上げが捨てられて自然に 0000 へ折り返すよ（15 に初期化してから +1 すると、リセットが1つも無くても 0000 になるのを確かめた）。折り返さないときは幅の取り方を疑ってね。
リセットのかけ方も「非同期が必須」ではないよ。同期と非同期のどちらを使うかは、要件と対象デバイスで選ぶもの。デバイスによっては起動時の初期値を指定できるから、まず自分のツールの資料を見てから決めよう。

6. シフトレジスタ（シリアルパラレル変換）の記述

3ビットのシリアル入力パラレル出力（SIPO）シフトレジスタです。CLKの立ち上がりで1ビットのシリアルデータを入力し、3ビットのパラレルデータを出力します。

module SIPO3 ( CLK, DIN, Q, RB );
input  CLK, DIN, RB;
output [2:0] Q;
reg    [2:0] Q;

// CLKは各FFに共通なので、always文1つで記述可能
always @( posedge CLK or negedge RB )
begin
    if ( RB == 1'b0 )
        Q <= 3'b000;
    else
        Q <= { Q[1:0], DIN };   // 連接演算で1ビット左シフト
end
endmodule

🐾 もふねこの現場メモ：
就職した学生から「シフトレジスタでデータ処理回路を作ったが、実機で時々おかしなデータが混ざる」という相談を受けたことがあるんだ。原因は制御信号とデータのタイミングが1クロックだけズレていたこと。テストベンチで「00」や「FF」のような変化のないデータばかり入力していたので、ズレに気づけなかった。テスト用データはランダムに変化させて検証しよう！
※データとvalidの歩調は このページの補足、変化のあるテストデータの作り方は 検証実験1の実習 にあるよ🐾

7. レジスタ配列の記述

レジスタとは複数のフリップフロップの集合体です。ここでは4ビット×2個のレジスタ配列を説明します。

module REGISTER2 ( CLK, DIN, DOUT, AIN, AOUT, WE );
input  CLK;
input  [3:0] DIN;
output [3:0] DOUT;
input  AIN, AOUT, WE;

// レジスタ配列の宣言: reg [ビット幅-1:0] 信号名 [配列数-1:0]
reg [3:0] FILE [1:0];

// 書き込み制御: always文
always @( posedge CLK )
begin
    if ( WE == 1'b1 )
        FILE[AIN] <= DIN;
end

// 読み出し: assign文（組み合わせ回路）
assign DOUT = FILE[AOUT];
endmodule

if (enable) begin
    if (count == 4'd9) count <= 4'd0;
    else              count <= count + 4'd1;
end